怎样用VHDL语言的port map语句编写输入为16位的D触发器？

怎样用VHDL语言的port map语句编写输入为16位的D触发器？

怎样用VHDL语言的port map语句编写输入为16位的D触发器？

程序如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYRS_clkIS

PORT(S,R,res:INstd_logic;

Q,NOT_Q:outstd_logic);

ENDRS_clk;

ARCHITECTUREbehavOFRS_clkIS

signalsel1,sel2:std_logic;

BEGIN

process(res,sel1,sel2)

begin

ifres='0'thensel1<='0';

sel2<='1';

elsif(S='1'andR='0')thensel1<='1';

sel2<='0';

elsif(S='0'andR='1')thensel1<='0';

sel2<='1';

elsif(S='0'andR='0')thensel1<=sel1;

sel2<=sel2;

endif;

Q<=sel1;

NOT_Q<=sel2;

endprocess;

ENDbehav;

先描述一个1位的D触发器，然后在结构体中声明这个D触发器为一个元件（component...end component）。最后用生成语句（generate）和元件例化语句（port map）描述16位的D触发器。